문서 ID: 000077800 콘텐츠 형태: 오류 메시지 마지막 검토일: 2016-01-06

오류: pcie_hard_ip_0_pcie_bfm_0: altera_pcie_bfm_qsys는 VHDL 시뮬레이션 생성을 지원하지 않습니다. 생성 가능한 모델 : Verilog Simulation, Quartus Synthesis

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Qsys에서 PCI Express®용 Stratix® IV IP 컴파일러에 대한 VHDL 테스트벤치를 생성하려고 할 때 이 오류가 발생할 수 있습니다.

    해결 방법

    이 오류를 방지하려면 테스트벤치에 Verilog HDL을 사용하십시오. VHDL 테스트벤치는 Stratix IV 설계에 사용할 수 없습니다.

    이 문제는 수정될 예정이 없습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Stratix® IV GX FPGA
    Stratix® IV GT FPGA

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    1

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