문서 ID: 000077829 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-23

QDR II 및 QDR II SRAM 컨트롤러(UniPHY 포함) 및 RLDRAM II 컨트롤러(UniPHY 포함)의 DQS 클럭 버퍼 위치

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    UniPHY의 DQS 클록 버퍼 위치로 인해 보류가 발생할 수 있습니다. 차선책으로 배치된 경우 시간 위반. Quartus II 소프트웨어 DQS 클록 버퍼를 전역 또는 이중 지역에 최적으로 배치할 수 있습니다. FPGA에 다시 들어간 후 시계를 사용하여 읽기 캡처 FIFO 버퍼의 쓰기 측.

    해결 방법

    버퍼에서 동일한 에지에 대한 위치 할당을 생성합니다 를 메모리 인터페이스로 사용합니다(예: EDGE_BOTTOM).

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® 프로그래밍 가능 장치

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    보증 제외

    1

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