설명
http://www.altera.com/support/examples/interfaces-peripherals/exm-seriallite-stratix-v.html(SerialLite II IP core on altera.com)의 설계 예는 Verilog 시뮬레이션에만 지원됩니다. VHDL에서 디자인 예제를 시뮬레이션하는 경우 문제가 발생할 수 있습니다.
해결 방법
해결 방법은 제공되지 않습니다. altera.com 의 기존 Verilog HDL 설계 예제를 참조하여 자체 VHDL 시뮬레이션을 생성해야 합니다.