중요 문제
설명
다음을 포함하는 VHDL에서 Qsys 하드웨어 설계를 시뮬레이션할 때
JTAG UART 코어를 선택하고 다음 명령을 사용하여 시뮬레이션을 실행합니다. ld_debug
다음과 같은 오류 메시지가 표시될 수 있습니다.
# ** Error: (vsim-7) Failed to open VHDL file "system_tb_system_inst_jtag_input_stream.dat"
in r mode.
이 오류는 영향을 주지 않으므로 무시해도 됩니다.
JTAG UART stdout 의 출력입니다.
이 오류 메시지는 하드웨어를 시뮬레이션할 때 나타나지 않습니다 Verilog HDL의 디자인.
해결 방법
명령을 사용하여 시뮬레이션을 ld 실행하고,
오류가 표시되지 않습니다.
또는 오류 메시지를 무시합니다.