설명
트랜시버 채널이 -1 PMA 속도 등급 Stratix® V 장치에서 13.2Gbps를 초과하는 데이터 속도로 구성된 경우 위의 오류가 발생할 수 있습니다.
이는 Quartus® II 소프트웨어가 기본적으로 트랜시버 뱅크의 하단 ATX PLL을 사용하기 때문입니다. 하단 ATX PLL의 최대 ATX PLL 지원 데이터 속도는 -1 PMA 속도 등급 Stratix® V 장치에서 13.2Gbps입니다.
해결 방법
이 문제를 해결하려면 ATX PLL을 트랜시버 뱅크의 맨 위 위치에 수동으로 배치할 수 있습니다. 다음은 QSF 제약 조건의 예입니다.
set_location_assignment LCPLL_X0_Y24_N57 -to "llp0:inst|altera_xcvr_low_latency_phy:llp0_inst|sv_xcvr_low_latency_phy_nr:sv_xcvr_low_latency_phy_nr_inst
|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst|sv_xcvr_plls:sv_xcvr_native_insts0].
gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll"
Quartus® II 칩 플래너에서 상단 및 하단 ATX PLL 좌표를 찾을 수 있습니다.
이 문제는 Quartus® II 버전 15.1 소프트웨어에서 해결됩니다.