최적의 PLL 출력 카운터에 의해 구동되지 않는 PHY 클록 트리

이 문제는 DDR2 및 DDR3, LPDDR2, QDR II 및 RLDRAM에 영향을 미칩니다 II 제품.

Arria V 장치를 대상으로 하는 외부 메모리 인터페이스로, PHY 클럭 트리는 카운터 0-3 또는 카운터 14-17에 의해 구동되지 않습니다. 타이밍을 맞추지 못했습니다.

이 문제의 해결 방법은 QSF 할당을 사용하여 PLL 출력 카운터를 다음과 같이 제한합니다.

set_location_assignment <PLL 카운터 위치> - <PLL 출력 신호>

<PLL 카운터 위치> 및 <PLL 출력 신호> 찾으려면 다음을 수행하십시오. 다음 단계는 다음과 같습니다.

1. Quartus II 소프트웨어에서 설계를 컴파일합니다.
2. 찾기 또는 넷리스트를 사용하여 PLL을 찾습니다 RTL 뷰어의 네비게이터 도구.
3. RTL 뷰어에서 디자인을 엽니다.
4. 필요한 GENERIC_PLL 인스턴스를 마우스 오른쪽 버튼으로 클릭합니다 을 클릭하고 [찾기] 메뉴에서 [칩 플래너에서 찾기]를 선택합니다.
5. 칩 플래너는 PLL 출력 카운터를 표시합니다. 일반 PLL 인스턴스가 배치됩니다. PLL 출력 카운터를 선택하여 노드 속성 창에서 속성, 모드 및 값을 확인합니다.
6. PLL output signal 는 full의 값입니다. name 속성이고 location 속성 값은 PLL입니다. 현재 사용 중인 카운터의 카운터 위치입니다. 원하는 것을 찾으십시오. PLL 카운터 위치입니다. PHY 클록은 카운터 0-3에 의해 구동되어야 합니다 또는 14-17은 항상 상위 4개 또는 하위 4개 카운터입니다 FFPLL의 방향에 따라 평면도에서. 만 두 카운터 중 하나는 PHY 클럭 트리의 각 입력을 구동할 수 있습니다.

최상의 성능을 위해 PHY 클럭은 다음 중 하나로 구동되어야 합니다. 카운터 0-3 또는 카운터 14-17. 선택한 항목을 변경해야 할 수도 있습니다. 요소에서 FFPLL_* 받는 사람 PLLOUTPUTCOUNTER_* 각 카운터에 대한 PLL 카운터 위치를 참조하십시오.

다음은 QSF 할당의 예를 보여줍니다.

set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1 -to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk �

이 문제는 향후 버전에서 수정될 예정입니다.