문서 ID: 000078101 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-10-15

PCI Express 버스가 전송 중에 멈추는 원인은 무엇입니까?

환경

  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    페이로드 크기가 지원되는 최대 시스템 수준 최대 페이로드 크기보다 큰 TLP를 보내면 링크가 작동하지 않습니다.

    주소 0, cfg_dev_ctrl[7:5]에서 최대 페이로드 크기로 TLP tl_cfg_ctl 한정해야 하며, 그렇지 않으면 잘못된 패킷 크기로 인해 링크가 작동하지 않습니다.

    TLP당 tx_st_ready 의 많은 어설션 및 어설션 해제가 있고 EOP가 없는 SignalTap® 캡처는 이 오류의 증상입니다.

    해결 방법 하드웨어와 소프트웨어 모두 PCI Express® 사양을 준수하여 최대 페이로드 크기 또는 최대 읽기 요청 크기까지만 TLP를 전송하는지 확인합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 19 제품

    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    인텔® Arria® 10 GT FPGA
    Arria® V GZ FPGA
    Cyclone® V GX FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    인텔® Arria® 10 GX FPGA
    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Stratix® IV GX FPGA
    Arria® II GZ FPGA
    Arria® II GX FPGA
    인텔® Arria® 10 SX SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA

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