Quartus® II 소프트웨어 v12.0을 사용할 때 Stratix® V GX 장치에서 10GBASE-R PHY IP를 시뮬레이션하는 동안 xgmii_rx_dc[71:0] 및 xgmii_rx_clk 신호가 rx_coreclkin 동기화되지 않는 이유는 무엇입니까?

Quartus® II 소프트웨어 버전 12.0의 10GBASE-R PHY 시뮬레이션 모델의 버그로 인해 xgmii_rx_dc[71:0] 과 xgmii_rx_clk 신호가 rx_coreclkin 동기화되지 않습니다.

이 문제를 해결하려면 다음 방법에서 암호화되지 않은 10GBASE-R PHY 시뮬레이션 모델을 사용하십시오.

1. 텍스트 편집기를 사용하여 <instance_name>_sim\altera_xcvr_10gbaser 폴더에서 altera_xcvr_10gbaser.sv 시스템 Verilog 파일을 엽니다.
2. 다음 예에 댓글을 달았습니다.
   sv_xcvr_10gbaser_nr #(
   .num_channels(num_channels),
   .operation_mode(operation_mode),
   .sys_clk_in_mhz(mgmt_clk_in_mhz),
   .ref_clk_freq(ref_clk_freq),
   .rx_use_coreclk(rx_use_coreclk), //이 줄 추가
   .pll_type(pll_type),
   . RX_LATADJ(rx_latadj),
   . TX_LATADJ(tx_latadj))
3. <Instance_name>_sim\\mentor 폴더에서 msim_setup.tcl 파일을 엽니다.
4. 경로에 "멘토"가 있는 모든 줄에 댓글을 달십시오.

혼합 언어 시뮬레이션에서 업데이트된 시스템 Verilog 시뮬레이션 모델을 사용하려면 혼합 언어 ModelSim 라이선스가 필요합니다.

이 문제는 Quartus II 소프트웨어 v12.0에서 해결되었습니다.