문서 ID: 000078266 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-04-22

비활성 경로에 대한 Stratix 장치 게이트 레벨 시뮬레이션에서 "DATAC 위반" 중요 타이밍 위반이 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어의 문제로 인해, Stratix® 및 Stratix GX 장치용 게이트 레벨 시뮬레이션 모델은 ASDATA 신호가 비활성 SLOAD 신호에 의해 게이트되는 경우에도 내부 셀의 ASDATA 포트를 통해 대상 레지스터로 전환 신호를 전파할 수 있도록 잘못 허용합니다. 이로 인해 게이트 레벨 시뮬레이션에서 타이밍 위반이 발생할 수 있습니다.

    해결 방법

    이 문제를 해결하려면 로직을 삽입하여 신호를 동기화하고 타이밍 위반을 피하십시오.

    이 문제는 Quartus II 소프트웨어 버전 12.0부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Stratix® FPGA
    Stratix® GX FPGA

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