Quartus® II 소프트웨어 버전 11.1SP2에서 UniPHY 기반 컨트롤러를 컴파일할 때 이 경고 메시지가 발생할 수 있습니다.
Stratix® V 장치에서는 특정 PLL 출력 카운터만 스큐와 일치하며 다른 출력 카운터는 최대 250~300ps의 왜곡을 가질 수 있습니다. 이 경고 메시지는 PHY 클럭이 높은 왜곡이 있는 카운터에 배치되어 발생합니다. 현재 PHY 클럭을 구동하는 PLL 카운터가 낮은 기울기 위치에 배치되도록 하는 메커니즘은 없습니다.
11.1SP2 이전에 Quartus II 소프트웨어 버전에 경고 메시지가 표시되지 않으며 카운터 간 이 왜곡이 TimeQuest에 의해 캡처되지 않으므로 TimeQuest가 고려하지 않은 최대 300ps의 클럭 불확실성을 가질 수 있습니다.
이 문제는 다른 클럭으로 구동되는 PHY 클럭 구동 플립플롭과 플립플롭 간의 전송에 영향을 미칩니다.
주요 관심사는
- 코어 투 주변 전송(GCLK-PHYCLK)
- 전체 요금 전송에 대한 반 속도(PHYCLK-PHYCLK)
각 PLL에 대해 낮은 왜곡 카운터는 1번째 4개 및 마지막 4개의 카운터입니다. 카운터 0-3 및 14-17은 카운터 0과 16이 있지만 0과 2는 그렇지 않으며 15와 16은 하지 않는 것처럼 카운터 0과 5가 상대적으로 비뚤어진 경우와 같이 카운터 0과 5가 함께 일치합니다.
해결 방법은 QSF에 다음을 추가하는 것입니다.
N set_location_assignment <PLL 카운터 위치> -to <PLL 출력 신호> 예를 들어, set_location_assignment PLLOUTPUTCOUNTER_X210_Y129_N1 { Hierarachy_Path}:p ll0|in_phyclk[2]
모든 잘못된 PLL 카운터의 위치를 [0-3] 또는 [14-17](두 위치가 혼합되지 않음( 즉, 2 및 15가 아님)으로 설정합니다.; C 오류 메시지와 XY 위치에서 ounter 번호를 추론할 수 있습니다. the 카운터 번호는 항상 인접합니다. 즉, PLLOUTPUTCOUNTER_X210_Y129_N1 카운터 0이고 PLLOUTPUTCOUNTER_X210_Y125_N1 카운터 4인 경우, 카운터 1, 2 및 3은 각각 Y128, 127 및 126입니다.