문서 ID: 000078513 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-01-08

RTL 시뮬레이션에서 phase_done 디저션이 일치하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Altera_PLL 메가 함수에서 동적 위상 스테핑을 사용할 때 RTL 시뮬레이션에서 phase_done 출력 신호의 어설션 해제에 대해 다른 동작이 나타날 수 있습니다.

    올바른 동작은 phase_done AN 661에 명시된 바와 같이, Altera_PLL 및 Altera_PLL_RECONFIG Megafunctions(PDF)로 분수 PLL 재구성을 구현하는 것과 같이 스캔클릭의 상승 에지에서 어설션을 해제하는 것입니다.

    그러나 RTL 시뮬레이션에서는 scanclk의 떨어지는 가장자리에서 phase_done de assert를 볼 수 있습니다. 이 작업은 일반적으로 첫 번째 단계 단계 작업에서만 발생합니다. RTL 시뮬레이션 모델의 문제입니다.

    해결 방법

    RTL 시뮬레이션 모델의 이 문제는 Quartus® II 소프트웨어의 버전 13.1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

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