문서 ID: 000078521 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2015-07-30

28nm 장치에서 클럭 전환 사용 시 PLL 클럭을 제한하려면 어떻게 합니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 10.1 이상 derive_pll_clocks 에서 문제가 발생하여 PLL 클럭 전환 시 Altera_PLL을 사용할 때 명령이 모든 클럭을 올바르게 제한하지 않습니다. 이 문제는 Stratix® V, Arria® V 또는 Cyclone® V 장치를 대상으로 하는 설계에 영향을 미칩니다. 각 입력 참조 클럭과 연결된 클럭을 만드는 대신 첫 번째 참조 클럭 derive_pll_clocks 에 대한 클럭만 생성합니다.

    해결 방법

    각 참조 클럭에 대한 Altera_PLL 출력을 올바르게 제한하려면 아래 문서에 설명된 대로 명령을 사용 create_generated_clock 하십시오. 이 문서에는 아래 예제 디자인을 기반으로 한 예제 명령뿐만 아니라 이러한 명령을 만드는 방법에 대한 지침이 포함되어 있습니다.

    이 문제는 Quartus II 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

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