문제 136531: Stratix IV 장치의 클럭 네트워크 및 PLL, 버전 3.4
페이지 5-14, 그림 5-11에 대한 노트. 참고 2는 현재 정적 클럭 셀렉트 신호의 경우 장치가 사용자 모드에서 작동할 때 구성 파일(SRAM 개체 파일 [.sof] 또는 프로그래머 개체 파일 [.pof]을 통해서만 클럭 선택 신호를 설정할 수 있으며 동적으로 제어할 수 없습니다.
참고 2는 "구성 파일(.sof 또는 .pof)을 통해서만 클럭 선택 신호를 정적으로 설정할 수 있습니다"라고 명시해야 합니다.
문제 140213: Stratix IV 장치의 DC 및 스위칭 특성, 버전 5.3
표 1-42는 -2/-2X 속도 등급 Stratix IV 장치의 경우 트루 차동 I/O 표준이 포함된 소스 동기화 SERDES에 대해 1600Mbps 데이터 속도가 지원된다는 것을 나타냅니다. Stratix IV 장치 소스 동기화 SERDES에서 달성한 최대 데이터 속도는 설계에 따라 달라집니다. 소스 동기화 SERDES는 ALTLVDS_RX 및 ALTLVDS_TX 메가기능을 사용하여 구현됩니다. 이러한 메가기능을 사용하여 인터페이스의 탈분할화/일련화 요소를 선택할 수 있습니다. SERDES의 Fmax 사양은 직렬 데이터에 사용되는 빠른 클럭을 기반으로 합니다. 인터페이스 Fmax는 설계에 따라 달라지며 타이밍 분석이 필요한 병렬 클럭 도메인에 따라 달라집니다.
문제 156376: Stratix IV 장치의 클럭 네트워크 및 PLL, 버전 3.4
자동 클럭 전환 사용 시 요구 사항에 대한 글머리 기호가 두 개 있는데, 첫 번째 글머리 기호가 올바르지 않습니다. 그것은 말한다:
"두 클럭 입력이 모두 실행 중이어야 합니다."
자동 클럭 전환의 목적은 클럭이 작동을 멈추면 클럭 사이를 전환하는 것입니다. 실제 요구 사항은 FPGA 구성될 때 두 클럭을 모두 실행해야 한다는 것입니다. 총알은 다음과 같이 말해야 합니다.
"FPGA 구성될 때 두 클럭 입력이 모두 실행되어야 합니다."
문제 91332: Volume2, Chapter 1. Stratix IV 장치의 트랜시버 아키텍처, 버전 4.5
페이지 1-152가 잘못 표시되어 있습니다.
표 1~57은 125MHz의 빠른 패시브 패시브 병렬(FPP) 구성 체계를 사용하여 구성할 때 Stratix IV GX 장치의 일반적인 구성 시간을 나열합니다.
그러나 FPP의 최대 구성 주파수는 Volume1, Chapter 10, 표 10-4에 표시된 장치 변형에 따라 달라집니다.
다음을 말해야 합니다.
표 1~57은 최대 주파수에서 빠른 패시브 병렬(FPP) 구성 체계를 사용하여 구성할 때 Stratix IV GX 장치의 일반적인 구성 시간을 나열합니다.
문제 357589, Stratix IV 장치의 DC 및 스위칭 특성, 버전 4.6
표 1-23은 모든 PCI Express® Gen2 레인 폭이 상업용 및 산업용 -3 장치 모두에서 지원된다는 것을 잘못 의미합니다.
PCI Express 사용자 가이드 표 1-9에 올바르게 표시된 대로:
Stratix® IV PCI Express Gen2x8 인터페이스에는 -2 또는 -3I 장치 속도 등급이 필요합니다(-3C는 Gen2x8을 지원하지 않습니다).
문제 10006592: 볼륨 2, 1장, Stratix IV 장치의 트랜시버 아키텍처, 버전 4.1
Straitx IV 트랜시버 아키텍처 챕터의 "AEQ 작동 모드" 섹션은 Quartus® II 소프트웨어에서 "일회성" 모드만 지원하는 AEQ에 대한 세 가지 작동 모드가 있음을 설명합니다.
SIV 트랜시버의 '적응형 균등화(AEQ)' 기능에 대한 업데이트는 Stratix IV 장치 핸드북 장 부록 표 1-2 를 참조하십시오.
문제 10006412: 볼륨 1, 10장, 구성, 설계 보안, Stratix IV 장치의 원격 시스템 업그레이드, 버전 3.1
tCF2ST1(nCONFIG 높은 nSTATUS 높음) 타이밍은 tCFG(nCONFIG 펄스 폭)에 따라 달라지지 않습니다. nCONFIG가 높은 상태로 출시된 후 nSTATUS는 외부적으로 nSTATUS를 낮게 유지하지 않는 경우 tCF2ST1 최대 사양 내에서 높게 릴리스됩니다.
각 테이블과 관련된 메모는 "외부적으로 nSTATUS를 낮게 유지하여 구성을 지연시키지 않으면 이 값이 적용됩니다"라고 변경됩니다.
문제 10006465: 볼륨 4, 제1장, DC 및 스위칭 특성, 버전 4.3
표 1-5 노트에는 VCCBAT를 휘발성 키 백업용 배터리에 연결할 때 "Altera 3.0V 명목 배터리 전압을 권장합니다. 휘발성 보안 키를 사용하지 않으면 VCCBAT를 GND 또는 3.0V 전원 공급장치에 연결할 수 있습니다."
이 노트는 "Altera 휘발성 키 백업을 위해 VCCBAT를 배터리에 연결할 때 3.0V 명목 배터리 전압을 권장합니다. 휘발성 보안 키를 사용하지 않으면 VCCBAT를 GND 또는 1.2V-3.3V 전원 공급장치에 연결할 수 있습니다."
해결된 문제:
문제 360127, Stratix IV 장치의 DC 및 스위칭 특성, 버전 5.0
표 1-22에 LVDS 수신기 전압 입력 범위가 없습니다.
Dmax가 700Mbps를 > 경우 LVDS 입력 전압 요구 사항은 1.0 V <=VIN <=1.6 V입니다.
Dmax <= 700Mbps인 경우 LVDS 입력 전압 요구 사항은 0 V <=VIN <=1.85 V입니다.
문제 35430: Stratix IV 장치의 DC 및 스위칭 특성, 버전 5.3
DC 및 Stratix IV 장치의 스위칭 특성 표 1-42에는 -2/-2X 속도 등급 장치의 경우 fHSCLK_in(입력 클럭 주파수) True 차등 I/O 표준에 대해 800MHz가 지원됩니다. 680, 530, 360 및 290 밀도 장치에는 적용되지 않습니다. 해당 부품의 사양은 5%의 등급이 해제됩니다. 이러한 장치의 경우 올바른 주파수는 762MHz여야 합니다.
문제 35430: Stratix IV 장치의 DC 및 스위칭 특성, 버전 5.2
표 1-22는 VCCIO가 I/O 작업에 대한 차등 표준에 사용됨을 나타냅니다. 이것은 올바르지 않습니다. VCCIO는 차등 출력 작업에 사용됩니다. 다음 세부 정보는 차등 입력 작업에 사용되는 전원 핀을 명확히 합니다.
- 열 및 행 I/O 은행은 전용 클럭 입력 핀에서만 입력 작업을 위한 LVPECL I/O 표준을 지원합니다.
- 열 I/O의 차등 클럭 입력은 열 I/O의 클럭 핀에 없는 2.5 V. 차등 입력이 필요한 VCC_CLKIN 의해 구동되며, VCCPD는 2.5 V가 필요합니다. 행 I/O 은행의 모든 차등 입력은 2.5V가 필요한 VCCPD를 통해 제공됩니다.
문제 10006109: 볼륨 2, Chapter-1, 버전 4.1
페이지 1-149는 "Stratix IV GX 및 GT PCI Express 하드 IP 블록을 사용하는 경우 설계에서 PCI Express 컴파일러 생성 래퍼 파일의 testin[5] 포트를 주장합니다. 이 포트를 주장하면 하드 IP 블록 내의 LTSSM이 이러한 상태로 전환됩니다. testin[5] 포트는 최소 16ns 및 24ms 미만의 포트에 대해 반드시 주장해야 합니다."
테스트[5] 포트를 주장하는 것은 잘못된 것입니다. test_in[6] 포트는 testin[5] 포트 대신에 주장되어야 합니다.
문제 10005907: 볼륨 2, 제1장, 버전 4.1
페이지 1-188에는 PCI Express(PIPE) 역 병렬 루프백 기능이 Stratix IV GT 장치에서 지원되지 않는다고 명시되어 있습니다. 잘못된 것입니다. Stratix IV GT 장치에서 지원됩니다.
문제 10005786: Stratix IV 핸드북, 볼륨 1,2,3 및 4, 버전 4.0
Stratix® IV GT 장치가 지원하는 최소 데이터 속도는 2.488Gbps가 아닌 600Mbps입니다.
문제 10005787: 볼륨 2 1 "Stratix IV 트랜시버 아키텍처" 버전 4.0
표 1-70. Stratix IV GT의 CMU PLL은 600Mbps에서 11.3Gbps 데이터 속도를 지원합니다.
문제 10005409, 볼륨 2, Chapter-2, 버전 4.0
표 2-4, 장치 핸드북 상태의 Note(1)""HCSL로 구성되면 Quartus® II 소프트웨어는 refclk 핀 신호에 대한 외부 종료 옵션과 DC 커플링을 자동으로 선택합니다." REFCLK 핀에서 DC 커플링/외부 종료를 활성화하려면 Quartus® II 소프트웨어에 추가 단계가 실제로 필요합니다.
1. 프로젝트 .qsf 파일에 다음 할당 추가
set_instance_assignment -name INPUT_TERMINATION OFF -to
2. 디자인을 다시 컴파일합니다.
문제 10005661, 볼륨 2, Chapter-5 ver 4.0. 표 5~15. EyeQ 인터페이스 레지스터 매핑
"Bit [1]-Read/Write: 이 비트에 1을 작성하면 EyeQ 레지스터 주소 등록에 저장된 주소에 따라 EyeQ 레지스터 중 하나에 데이터 레지스터의 내용이 기록됩니다. 0을 작성하는 것은 EyeQ 레지스터의 내용을 읽습니다." 잘못된 것입니다.
"Bit [1]— 읽기/쓰기: 이 비트에 0을 작성하면 EyeQ 레지스터 주소 등록에 저장된 주소에 따라 EyeQ 레지스터 중 하나에 데이터 레지스터의 내용이 기록됩니다. 1을 작성하면 EyeQ 레지스터의 내용을 읽습니다."
문제 366739, Stratix IV 장치의 DC 및 스위칭 특성, 버전 4.6
참고(4) 표 1-6에서 "송신기 채널 데이터 속도가 6.25Gbps > 경우 VCCH_GXBL/R은 1.4V 공급장치에 연결되어야 합니다." ">6.25Gbps"의 데이터 속도 제한이 올바르지 않습니다. ">6.5Gbps"를 명시해야 합니다.
문제: 10006605, Stratix IV 장치의 DC 및 스위칭 특성, 버전 4.4.
VCCPT는 실수로 테이블 1-1 및 1-5에서 제거되었습니다. VCCPT의 권장 사양은 1.5V입니다.
문제: 10006694: Stratix IV 장치에서 핫 소켓 및 전원 켜기 재설정, 버전 3.1.
이 장에는 "Altera VCCAUX 이전에 VCC 전원을 공급하는 것이 좋습니다."라고 명시되어 있지만 "VCCAUX 이전에 VCC를 전원을 공급해야 Altera"을 읽어야 합니다.
문제: 10006604, Stratix IV 장치의 DC 및 스위칭 특성, 버전 4.4.
VCCCB는 실수로 테이블 1-1 및 1-5에 추가되었습니다.
문제 10005417, 볼륨 2, Chapter-5 "EyeQ" 버전 3.0
"EyeQ 하드웨어를 활성화하면 CDR이 들어오는 데이터의 두 단위 간격(UI) 내에서 64개의 다양한 위치에서 샘플링할 수 있습니다. 샘플링 포인트를 수동으로 제어하고 이러한 64개 샘플링 포인트 각각에서 비트 오류율(BER)을 확인할 수 있습니다."
"EyeQ 하드웨어를 활성화하면 CDR이 들어오는 데이터의 한 단위 간격(UI) 내에서 32개의 다양한 위치에서 샘플링할 수 있습니다. 샘플링 포인트를 수동으로 제어하고 이 32개의 샘플링 포인트 각각에서 비트 오류율(BER)을 확인할 수 있습니다."
문제 10006578, Vol. 1, Ch 3: Stratix IV 장치의 TriMatrix 메모리 블록, 버전 3.1
Stratix IV 핸드북은 M9K 및 M144K 메모리 셀이 지정된 mif 파일이 없는 한 전원을 켜면 모든 0\s로 초기화되는 것으로 설명합니다.
문제 10003993, 볼륨 4, 제1장 "DC 및 스위칭 특성" 버전 3.1
표 1-37(버전 4.0의 표 1-36)은 DDIO 레지스터를 사용하여 SERDES 팩터 J=2의 데이터 속도를 표시하도록 수정되었습니다.
문제 10003562, 볼륨 1, 12장 "Stratix IV 장치에서의 JTAG 경계 스캔 테스트" 버전 2.0
버전 3.0은 EP4SGX230 장치의 32비트 IDCODE에 올바른 16비트 부품 번호로 표 12-2를 업데이트했습니다.
문제 10003555, 볼륨 4, 제1장 "DC 및 스위칭 특성" 버전 2.1
표 1-18의 LVPECL에 대한 선택 사양(버전 4.0의 표 1-21)은 행 및 열 입력 클럭 핀 모두에 적용됩니다.
문제 10003397, 볼륨 4, 제1장 "DC 및 스위칭 특성" 버전 2.1
Iout 사양이 표 1-1에 추가되었습니다.
문제 10003232, 볼륨 2, 제3장 "aTransceiver 블록에서 다중 프로토콜 및 데이터 속도 구성" 버전 2.0
표 3-7은 PCI Express 하드 IP 블록이 활성화될 때 사용할 수 있는 트랜시버 채널을 보여줍니다. Ch1 열 아래에 두 번째 행 항목은 사용 가능한 채널(\'avail\'으로 표시)을 보여줍니다. 이 정보는 올바르지 않습니다. 따라서 2개의 가상 채널이 있는 PCI x1 링크의 경우, Ch1은 어떤 구성에도 사용할 수 없습니다.
문제 10003061, 볼륨 2, 제1장 "Stratix IV 트랜시버 아키텍처" 버전 1.0
바이트 주문 블록 및 그림 1-92 및 1-93에 관한 세부 사항은 개정 2.0에서 업데이트되었습니다.
문제 10002468, 볼륨 4 1 "DC 및 스위칭 특성" 버전 1.0
버전 2.0에서 VCCD_PLL 최소 전압이 수정되었습니다.
문제 10003439, 볼륨 1 1 "Stratix IV 장치 제품군 개요" 버전 1.0
표 1-1은 EP4SGX530 장치에 대한 PCI Express Hard IP 블록의 정확한 수와 함께 개정 2.1에서 업데이트되었습니다.
문제 10006590, Vol. 2, Ch 5: Stratix IV 동적 재구성, 버전 4.1
5-74페이지의 "Adaptive Equalization(Adaptive Equalization)" 섹션은 Quartus® II 소프트웨어에서 "일회성" 모드만 지원하는 AEQ에 대한 세 가지 작동 모드가 있음을 설명합니다.
SIV 트랜시버에서 \'Adaptive Equalization(AEQ)' 기능에 대한 업데이트는 Stratix IV 장치 핸드북 장 부록 표 1-2 를 참조하십시오.