예. AN 361 버전 1.0: DDR 및 DDR2 SDRAM을 Cyclone II 장치와 인터페이스하는 경우, Cyclone II C7 및 C8에 대한 DDR/DDR2 최대 주파수 사양이 다음과 같이 잘못 나열되었습니다.
AN361v1.0에 게시된 DDR2 사양
C6: 167MHz(게시 시 올바른)
C7 : 167MHz(너무 공격적)
C8 : 133MHz(너무 공격적)
이러한 초기 사양은 간단한 읽기/쓰기 타이밍 분석을 기반으로 하며 I/O 토글 제한, 소음 소스 및 기타 요인을 포함하지 않았습니다. 그 결과, DDR/DDR2 최대 주파수 작동에 대한 클레임이 더욱 공격적으로 나타난 후 시스템에서 달성할 수 있습니다.
Altera 보다 엄격한 병목 현상을 분석하고 다음과 같이 Cyclone II DDR/DDR2 속도를 업데이트했습니다.
달성 가능한 Cyclone II DDR2 속도
C6 : 167MHz
C7 : 150MHz
C8(VIO) : 125MHz
C8(HIO) : 100MHz
달성 가능한 Cyclone II DDR 속도
C6 : 167MHz
C7 : 150MHz
C8 : 125MHz
웹의 원래 최대 주파수 클레임이 달성 가능한 것보다 더 공격적이었지만, 이러한 속도를 달성하려는 모든 사용자는 요청된 주파수가 너무 높다는 표시와 함께 Quartus II 소프트웨어에 플래그가 지정됩니다. 예를 들어, Cyclone II C8 / DDR2 설계가 125MHz로 설정된 경우, 다음 경고가 "경고: DQS I/O 핀 125.0 MHz의 DQS 주파수 설정 ddr_dqs[0]은 100.0 MHz 미만이어야 합니다"
자세한 내용은 Quartus II 버전 5.0SP1 이하에서 -7 및 -8 속도 등급 Cyclone II FPGAs 광고된 DDR/DDR2 속도를 컴파일할 때 경고 메시지를 받는 이유는 무엇입니까?" 라는 제목의 솔루션을 참조하십시오.
설계 대상은 AN361 버전 1.1에 나열된 업데이트된 시스템 번호를 기반으로 하며, 고유한 시스템에 대한 타이밍 분석을 수행하여 실제 시스템 속도를 정의해야 합니다.