중요 문제
설명
이 문제는 DDR2 및 DDR3 제품에 영향을 미칩니다.
DQS와 CK 타이밍 관계에 대한 보드 왜곡 분석 DDR 보고서 명령의 일부로 수행됩니다. 계산 DQS에서 CK 관계까지의 설정 및 유지 여백이 올바르지 않습니다.
해결 방법
이 문제의 해결 방법은 외부를 생성하는 것입니다.
메모리 인터페이스를 변경한 다음 interface_name<>_if0_p0.sdc 파일을 변경합니다.
UniPHY IP 하위 몰 폴더에서:
- DQS와 CK 타이밍 제약 조건 찾기
.sdc 파일입니다. 제약 조건
set_output_delay입니다. 파일 섹션DQS vs CK PATH에 있습니다. - 용어
-max및-min제약 조건 수정 빼기할 때 추가되는 것을 금지합니다. - 에 대한
(maxCK_DQS_skew)스왑(minCK_DQS_skew)제약 조건입니다.
올바른 제약 조건은 다음과 같습니다.
set_output_delay -add_delay -clock [get_clocks ]�
-max [{interface_name}_round_3dp [expr (CK) - (DQSS)� *(CK)
- (minCK_DQS_skew) ]] �
set_output_delay -add_delay -clock [get_clocks ]�
-min [{interface_name}_round_3dp [expr (DQSS)*(CK)� -(maxCK_DQS_skew)
]] �
이 해결 방법을 구현한 후 TimeQuest가 분석합니다.
DQS와 CK 관계가 올바르게 연결됩니다. 변경 내용을 볼 수 없습니다.
보고한 설정에서 여백을 유지합니다. minCK_DQS_skew
의 음수입니다 maxCK_DQS_skew.
이 문제는 향후 버전에서 해결됩니다.