문서 ID: 000078874 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

RP와 EP PCIe 코어가 모두 Gen2를 지원할 때 PCIe 링크가 Gen2 속도와 협상하지 않는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

RP 및 EP PCIe® 장치가 모두 Gen2를 지원하고 링크가 Gen1 속도로만 제공되는 경우,
그런 다음 설정 문제가 될 수 있습니다.

PCIe 기본 사양에 따라 링크가 Gen1에서 L0에 성공적으로 입력되면 소프트웨어가 루트 포트에 링크 제어 레지스터 비트 5를 설정하여 Gen2 협상에 대한 재교육 링크를 트리거해야 합니다.

Altera® PCIe 코어의 경우, 링크 제어 레지스터는 PCI 구성 공간의 0x90 있습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 5 제품

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® IV GX FPGA

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