문서 ID: 000079210 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-02-11

TimeQuest는 Cyclone V SoC 장치의 HPS 하위 시스템 하드 메모리 인터페이스에 대한 타이밍 장애를 잘못 보고할 수 있습니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    이 문제는 DDR2, DDR3 및 LPDDR2 제품에 영향을 미칩니다.

    Cyclone V SoC에서 ARM 프로세서를 사용하는 하드 메모리 인터페이스용 장치, TimeQuest의 DDR 보고는 잘못된 타이밍 장애를 보고할 수 있습니다. 포스트앰블 타이밍 분석 또는 DQS의 타이밍 실패에 대한 이러한 보고서 CK 타이밍 분석과 비교하면 무시될 수 있습니다.

    이 문제는 하드 또는 소프트 메모리 인터페이스에는 적용되지 않습니다. FPGA.

    해결 방법

    이 문제의 해결 방법은 보고된 타이밍을 무시하는 것입니다. 실패.

    이 문제는 향후 릴리스에서 해결될 것입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Cyclone® V FPGA 및 SoC FPGA

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    1

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