문서 ID: 000079490 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2013-08-13

areset 포트가 토글될 때 PLL 인텔 FPGA IP 어떻게 작동하며, 다음에 언제 설정이 전환될 수 있는지에 대한 요구 사항이 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

위상 잠금 루프(PLL)의 상승 에지(어설션)에서 모든 PLL 카운터가 지워지고 VCO가 명목상 중심 주파수로 설정됩니다.  PLL의 올바른 작동을 보장하기 위해 내부 재설정 타이밍을 제어하기 위해 입력 클럭에서 PLL(refclk)으로 작동하는 상태 머신이 있습니다.

상태 머신은 아레셋의 떨어지는 가장자리에서 PLL을 리셋에서 꺼내는 프로세스를 시작 합니다.  이 프로세스를 완료하려면 1,024개의 refclk 주기가 필요합니다.  1,024회 리프클 주기 동안 상승하는 아세트 가장자리는 무시되며 PLL은 리셋에서 유지되지 않습니다.

해결 방법

1,024회 재fclk 주기 내에 재주장하지 마십시오.

관련 제품

이 문서는 다음 항목에 적용됩니다. 15 제품

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
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