문서 ID: 000079863 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-11

Interlaken MegaCore 기능과 함께 제공되는 SDC 파일에는 지나치게 회귀적인 타이밍 경로 컷이 포함되어 있습니다.

환경

  • 인텔® Quartus® II 구독 에디션
  • Interlaken
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Synopsys 설계 제약 파일(.sdc) Interlaken MegaCore 기능을 통해 모든 타이밍 관계를 단축합니다. 시계 사이. 이 제약 조건은 지나치게 공격적이지 않습니다. 설계 예제이지만 개발의 좋은 예는 제공하지 않습니다. 고객 설계를 지원합니다.

    이 .sdc 를 자신의 디자인과 함께 사용하는 경우, 귀하의 하드웨어에서 설계가 올바르게 작동하지 않을 수 있습니다.

    해결 방법

    나만의 디자인으로 타이밍 경로를 무상으로 잘라내지 않도록 하십시오. IP와 함께 제공되는 .sdc 파일에 의존하지 마십시오. 코어는 필요한 타이밍 경로만 만드는 방법의 예입니다. 인하.

    이 문제는 Interlaken MegaCore 버전 11.0에서 해결되었습니다. 함수.

    관련 제품

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    인텔® 프로그래밍 가능 장치

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