소개
533MHz에서 UniPHY 설계를 사용하는 DDR3 SDRAM 컨트롤러가 아래 나열된 기본 기준을 충족하고 원하는 메모리 인터페이스 구성으로 인스턴스화된 컴파일된 설계에 대한 예비 분석을 수행한 경우, 로컬 FAE에 통보하고 HardCopy 기술 마케팅 팀 및 HardCopy Design Center(HCDC)와의 추가 통신을 요청해야 합니다. HCDC는 설계에 대한 추가 분석을 요청하며, HardCopy 마이그레이션(DR2 이정표)에 대한 설계를 수락하기 전에 주어진 설계에서 타이밍 폐쇄가 달성 가능한지 확인하기 위해 HCDC ASIC 설계 흐름에서 설계의 시험 장소와 경로를 수행해야 합니다.
배경
Quartus® II 소프트웨어 버전 10.1of UniPHY DDR3 Megafunction은 테스트 경로를 통해 HardCopy 설계 센터에서 검증되었지만 테스트 설계에서 실제 테이프 아웃은 수행되지 않았습니다.
설계는 Quartus II 소프트웨어 버전 10.1 Build 145를 사용하여 수행되었으며, 상업용 운영 조건(0C 및 85C 정션 온도)에서 HC4GX35FF1152를 사용하여 장치 I/O의 한 가장자리에 모두 포함된 단일 순위 72비트 폭(DQ) DDR3 533 MHz 인터페이스에 대해 구성된 단일 메모리 컨트롤러 인터페이스를 사용하여 구성되었습니다. 분석된 모든 PVT 코너에서 주어진 테스트 사례에 대한 타이밍 폐쇄가 달성되었지만, 긍정적인 여유가 거의 남지 않았습니다(<20ps 양수 설정 마진). 마진이 매우 제한적이기 때문에 FPGA 프로토타입을 사용하여 구축된 일부 구현이 시스템 테스트에서 FPGA 작동할 수 있지만 HardCopy® 장치로 마이그레이션하고 정적 타이밍 분석에서 모든 타이밍 요구 사항을 완전히 충족하지 못하는 경우 문제가 있을 수 있습니다. FPGA 및 HardCopy 장치 사이에는 물리적 차이가 내재되어 있어 두 장치 간에 타이밍 결과가 동일하지 않습니다.
설계 설정은 IP Megawizard에서 생성한 dut_timing.tcl 파일에 표시된 대로 UniPHY Megafunction에 제공되는 기본 보드 및 슬루 속도 매개변수를 사용했습니다.
모든 설계 시스템이 고유하기 때문에 이러한 설정을 시스템 환경과 비교하여 설계가 이러한 설정과 비교되는지 여부를 확인하는 것이 중요합니다. 일부 구현 세부 사항은 다양하며 타이밍 슬랙 결과를 돕거나 방해할 수 있습니다. 예를 들어, I/O에서 슬루 비율을 악화시키면 DQ/DQS 쓰기 캡처 타이밍 마진에 해를 끼칠 수 있지만 DQ/DQS 그룹 내에서 보드 추적 왜곡이 꽉 차면 타이밍 마진에 도움이 됩니다.
설계 기준
UniPHY를 탑재한 533 MHz DDR3 SDRAM 컨트롤러를 사용하는 HardCopy IV GX 설계에 대한 기본 요구 사항:
· Quartus II 소프트웨어 버전 10.1 이상에서 출시된 DDR3 UniPHY IP만 사용하십시오. Altmemphy IP는 Hardcopy IV GX 장치에서 533 MHz를 달성하지 않습니다.
· FF 패키지만 있는 HardCopy IV GX 장치를 사용하며, LF 또는 WF 패키지는 533 MHz를 달성하지 않습니다. FPGA 동반자 선택은 밀도 요구 사항에 따라 열려 있습니다.
· 단일 랭크 구현이 지원되며, 멀티 랭크 구현은 성능 제한을 줄이며 HardCopy 및 FPGA 장치 및 deskew의 제한으로 인해 핀당 기생 로딩이 증가하여 533 MHz를 달성하지 못할 것입니다.
· 상업적 작동 조건은 프로젝트 설정(최소/최대 접합 온도의 경우 0C 및 85C)에 지정되어야 합니다. Hardcopy IV GX 장치는 산업 운영 조건을 위한 533 MHz DDR3 인터페이스에 대한 타이밍 폐쇄를 달성하지 않습니다.
· I/O 랩어라운드는 Hardcopy IV GX 장치의 533MHz에서 DDR3에서 작동하도록 보장되지 않습니다. 핀 플래너 및 I/O 은행 정보를 사용하여 다이의 동일한 가장자리에 있는 전체 DDR3 메모리 인터페이스 I/O 위치를 포함합니다. 모든 주소 및 명령 핀과 DQ/DQS/DM 핀, DDR3 Megafunction에 사용된 PLL에 대한 참조 클럭 입력.
· PLL 참조 인크 핀 이전의 내부 경로를 통해 참조 클럭을 PLL로 구동하지 마십시오. 여기에는 DDR3 IP 인스턴스화 PLL 위치가 있는 전역 클럭 리소스를 통해 다른 에지 I/O 핀에 입력하고 라우팅하는 참조 클럭이 포함됩니다. PLL 위치에 인접한 기본 클럭 입력 핀을 사용하여 PLL에 참조 클럭을 제공합니다. PLL 참조 클럭을 캐스케이드하지 마십시오.
· 메모리 인터페이스 설계를 구축할 때 DDR3 IP Megawizard에 있는 기본 타이밍 및 보드 추적 지연 설정을 최대한 준수하십시오. 지정된 값을 초과하는 편차로 인해 메모리 인터페이스의 타이밍이 성공적으로 종료되지 않을 수 있습니다.
· DDR3 IP 컨트롤러 및 데이터 경로 로직의 리셋 신호를 공유하고 동기화하도록 설계합니다. 모든 영역으로 리셋을 비동기적으로 주장할 수 있도록 설계하지만, 로컬 클럭 도메인 내에서 리셋을 동기적으로 제거하여 적절한 리셋 복구 및 제거를 보장합니다.
· 시뮬레이션 도구를 사용하여 메모리 I/O 인터페이스에서 최악의 경우 슬루 속도 데이터를 추출하고 DDR3 IP Megawizard에 해당 정보를 제공하여 타이밍 정확도와 타이밍 마진을 개선합니다. 시뮬레이션 도구를 사용할 수 없는 경우 Quartus II 소프트웨어 핀 플래너에 있는 고급 I/O 타이밍(AIOT) 보드 모델 플래너를 사용하여 보드 추적 환경을 모델링하고 설계를 컴파일하면 하십시오. >.sta.rpt 파일. DDR3 IP Megawizard에서 시뮬레이션 파생 데이터 대신 슬루 속도 정보를 사용한 다음 DDR I/O 인터페이스 핀 설계에서 AIOT 보드 모델링을 제거하여 DDR3 IP 메가위저드 타이밍 제약 및 교정 분석이 매개변수가 Megawizard에 올바르게 입력될 경우 보드 기생이 분석에서 두 배로 계산되지 않도록 합니다.
· Megawizard 설정에서 "HardCopy 호환성" 확인란이 활성화된 경우 DDR3 IP Megawizard에서 사용할 수 있는 디버그 인터페이스 포트 및 DLL/PLL 재구성 포트에 대한 사용자 액세스 제어를 설계에 구축하십시오.