설명
설계 예에 문제가 있으므로 4100바이트 이상의 패킷으로 테스트할 때 다음 설계 변형에 언더플로 오류가 표시됩니다.
1) 10M/100M/1G/10G 이더넷 설계 예
2) 1G/10G 이더넷 설계 예
이 오류는 MAC와 트래픽 컨트롤러 사이의 외부 FIFO 버퍼 크기로 인해 발생합니다. 크기가 8 x 512바이트로 너무 작아서 프레임 전송 중에 Avalon-ST 유효한 신호가 비활성화됩니다.
영향
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사용자는 패킷 모니터가 보고한 손상된 패킷과 CRC 오류를 관찰합니다.
해결 방법
이 문제를 해결하려면 rtl/altera_eth_channel.sv에서 DC_FIFO_DEPTH 및 SC_FIFO_DEPTH 매개변수 값을 512에서 2048로 변경하여 외부 FIFO, altera_eth_fifo_tx 및 altera_eth_fifo_rx 인스턴스의 깊이를 높입니다.