문서 ID: 000080182 콘텐츠 형태: 오류 메시지 마지막 검토일: 2014-12-09

경고(332009): 소스 클럭:과 대상 클럭:의 관계에 대한 시작 및 래치 시간이 법적 시간 범위를 벗어났습니다. 관계 차이는 올바르지만 시작 시간은 0으로 설정됩니다.

환경

  • 인텔® Quartus® Prime 디자인 소프트웨어
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    UniPHY 기반 DDR3 SDRAM 컨트롤러를 컴파일할 때 pll_ref_clk에서 pll_afi_clk/pll_write_clk 사이에 위의 경고가 표시될 수 있습니다.

    이 경고는 PLL 참조 클럭 주파수와 작동 주파수 간의 정수가 아닌 비율로 인해 발생하며, 이로 인해 시작 및 래치 에지 시간이 허용된 시간 값 범위를 초과하도록 강제됩니다.

    해결 방법

    이 경고는 무시해도 됩니다. 경고를 방지하려면 다음 두 가지 해결 방법 중 하나를 시도할 수 있습니다.

    해결 방법 1: pll_ref_clk와 PLL 출력 클럭 사이에 타이밍 경로가 없으므로 pll_ref_clk와 pll_afi_clk/pll_write_clk 사이에 "set_false_path" 제약 조건을 추가합니다.

    해결 방법 2: PLL 참조 클럭의 주파수를 변경하여 PLL 참조 클럭 주파수와 작동 주파수 간의 정수 비율을 가져옵니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 16 제품

    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GX FPGA
    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Arria® V GZ FPGA
    Cyclone® V E FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Stratix® V FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA

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