인텔® Quartus® Prime Pro 에디션 소프트웨어 버전 20.1 및 20.2의 문제로 인해 해당 단계에서 이 내부 오류가 나타날 수 있습니다. 이 문제는 eSRAM 인텔® Stratix® 10 FPGA IP를 대상으로 하는 설계에서만 발생합니다.
이 문제를 해결하려면 다음 작업을 수행하십시오.
1. 열기 /esram_1914/synth/_1914_<>.sv
2. c0_sd_n_0_reg 신호를 찾아 다음과 같이 altera_attribute 제거합니다.
(이전) (* altera_attribute = "이름 FORCE_HYPER_REGISTER_FOR_UIB_ESRAM_CORE_REGISTER ON"*) 로직 c0_sd_n_0_reg/* 합성 dont_merge */;
(후) 로직 c0_sd_n_0_reg/* 합성 dont_merge */;
3. 다른 eSRAM 채널을 사용하는 경우 c1_sd_n_0_reg c7_sd_n_0_reg 다른 모든 신호에 대해 동일한 변경 사항을 반복합니다.
이 문제는 인텔® Quartus® Prime Pro 에디션 소프트웨어 버전 20.3부터 해결됩니다.