문서 ID: 000080511 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-02-04

PCI Express* Verilog 파일의 인텔® Arria® 10/Cyclone® 하드 IP에서 생성되는 포트 "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q"가 EDA 넷리스트의 포트 이름과 다른 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*용 인텔® Arria® 10 Cyclone® 10 하드 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.4 이전의 문제로 인해 PCI Express*용 10 하드 IP와 EDA 넷리스트의 인텔® Arria® 10/Cyclone® 10 하드 IP에 대해 생성된 Verilog HDL 파일 간의 사례 불일치가 발생할 수 있습니다.

    Verilog HDL 파일: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q

    /quartus/eda/sim_lib/twentynm_hip_atoms.v: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_Q

    해결 방법

    이 문제를 해결하려면 포트 이름을 "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q"로 편집하십시오.

    이 문제는 인텔® Quartus® Prime Pro Edition 버전 20.1부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Cyclone® 10 FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA

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