문서 ID: 000080672 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-06-19

"10G/25G 동적 속도 스위칭 활성화" 옵션을 활성화하고 "RS-FEC 활성화"를 비활성화한 25G 이더넷 인텔® FPGA IP 예제 설계가 Mentor* ModelSim* 시뮬레이션 중에 예기치 않게 중단된 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 25G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Pro 에디션 버전 18.1의 25G 이더넷 인텔® FPGA IP 문제가 발생하여 "10G/25G 동적 활성화"가 포함된 예시 설계
    Rate Switching" 옵션을 활성화하고 "RS-FEC 활성화" 옵션을 비활성화하면 Mentor* ModelSim* 시뮬레이터 내에서 시뮬레이션 중 예기치 않게 중단될 수 있습니다.

    Modelsim 성적 증명서는 아래 시뮬레이션 단계에서 중지됩니다.
    # 25G 모드로 전환 : 25G 재구성 시작
    # 25G 모드로 전환: 25G 재구성 종료
    RX 정렬용 #Waiting

    해결 방법

    이 문제에 대한 해결 방법은 없습니다.

    이 문제는 인텔® Quartus® Prime Pro 소프트웨어 버전 19.1부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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