문서 ID: 000080673 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-09-10

ILAS 단계에 있는 JESD204B 인텔® FPGA IP IP를 CGS 상태로 되돌릴 때 csr_cgs_bypass_sysref 레지스터 비트를 '0'으로 프로그래밍하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인텔® Quartus® Prime Standard Edition
  • JESD204B 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® 프라임 스탠다드 및 프로 에디션 소프트웨어의 알려진 문제로 인해, ILAS 단계에 있는 JESD204B 인텔 FPGA IP 있을 때 csr_cgs_bypass_sysref 레지스터 비트를 '0'으로 프로그래밍하면 IP가 CGS 상태로 돌아갑니다. 이는 인텔 Agilex, 인텔 Stratix® 10개, 인텔 Arria® 10개 및 인텔 Cyclone® 10개 GX 장치 제품군에 영향을 미칩니다.

    해결 방법

    이 문제를 해결하려면 JESD204B 인텔 FPGA IP ILAS 단계에 있을 때 csr_cgs_bypass_sysref 레지스터 비트를 프로그래밍하지 마십시오. 이에 대한 수정이 계획되어 있지 않습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Cyclone® 10 GX FPGA
    인텔® Agilex™ FPGAs 및 SoC FPGAs
    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    보증 제외

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