문서 ID: 000080746 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-05-02

PCI Express용 Altera 하드 IP의 128비트 Avalon-MM Txs 슬레이브 인터페이스가 ByteEnable=0x01 읽기/쓰기 요청을 처리할 수 있습니까?

환경

  • 인텔® Quartus® Prime 디자인 소프트웨어
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 13.1 이전의 문제로 인해 PCI Express*용 하드 IP의 128비트 Avalon-MM® Txs 슬레이브 인터페이스는 ByteEnable = 0x01, 0x03 또는 Avalon-MM 인터페이스에서 0x7 때 올바른 PCI Express TLP 패킷을 생성할 수 없습니다.

    Avalon-MM 브리지는 버스트 수 = 1 및 다음 바이트 활성화로 올바르게 작동합니다(DW Byte Enable)

    16'hF000
    16'h0F00
    16'h00F0
    16'h000F
    16'hFF00
    16'h0FF0
    16'h00FF
    16'hFFF0
    16'h0FFF
    16'hFFFF

    해결 방법

    이 문제를 해결하려면 64비트 Avalon-MM Txs 슬레이브 인터페이스를 사용하거나 128비트 Avalon-MM Txs 슬레이브 인터페이스를 사용하여 바이테너블을 0x07 이상(4바이트 활성화 이상 설정)으로 설정합니다.

    현재 이 문제를 해결할 계획은 없습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 5 제품

    Cyclone® V FPGA 및 SoC FPGA
    인텔® Cyclone® 10 FPGA
    Stratix® V FPGA
    Arria® V FPGA 및 SoC FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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