문서 ID: 000080757 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-02-11

667 MHz에서 Arria V 장치를 대상으로 하는 분기 속도 DDR3 설계는 타이밍에 실패할 수 있습니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    이 문제는 DDR3 제품에 영향을 미칩니다.

    Arria V 장치를 대상으로 하고 실행 중인 분기별 DDR3 설계 667 MHz에서 주소 및 명령의 타이밍 요구 사항을 충족하지 못할 수 있습니다. 캡처 경로를 읽습니다.

    해결 방법

    이 문제의 해결 방법은 다음 제약 조건을 추가하는 것입니다. SDC 파일로:

    {} { foreach { ck_pin } {set_clock_uncertainty -에서 [get_clocks] -에서 [get_clocks] -추가 -hold 0.200 }}

    또한 800 MHz 속도 등급 메모리 구성 요소를 권장합니다.

    이 문제는 향후 릴리스에서 해결될 것입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Arria® V FPGA 및 SoC FPGA

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