문서 ID: 000080758 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-02-20

낮은 지연 시간 40-100GbE IP 코어 VHDL 모델이 올바르게 시뮬레이션할 수 없음

환경

  • 인텔® Quartus® II 구독 에디션
  • 시뮬레이션
  • 이더넷
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    지연 시간 40-100GbE IP에 대한 VHDL 모델을 생성하는 경우 코어는 올바르게 시뮬레이션할 수 없습니다.

    해결 방법

    이 문제에는 해결 방법이 없습니다. IP 코어를 생성해야 합니다. Verilog HDL의 변형.

    이 문제는 지연 시간 부족의 향후 버전에서 해결됩니다. 40Gbps 및 100Gbps 이더넷 MAC 및 PHY MegaCore 기능.

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