문서 ID: 000080825 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-02-08

낮은 지연 시간 40-100Gbps 이더넷 IP 코어가 특정 TX Avalon-ST 인터페이스 조건에 대해 잘못된 패킷을 걸거나 보내는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Standard Edition
  • 인텔® Quartus® Prime Pro Edition
  • 저지연 40G 100G 이더넷
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime 소프트웨어 v16.0 이전의 낮은 지연 시간 40-100Gbps 이더넷 IP 코어 버전은 TX Avalon-ST 인터페이스에서 다음 조건을 올바르게 처리하지 않습니다. 아래 조건이 발생하면 이전 버전의 IP 코어를 사용하는 모든 설계가 잘못된 패킷을 중단하거나 보낼 수 있습니다.

    1. TX valid goes low within a valid packet between Start-of-Packet (SOP) and End-of-Packet (EOP) (client resets the valid signal during transmission of a multi-cycle packet)
    2. 패킷 크기가 9바이트 미만
    3. 백 백 SOP
    4. 다시 EOP로 돌아가기

    Avalon-ST 프로토콜은 이러한 상황을 허용하지만 IP 코어는 이를 지원하지 않습니다.

    잘못된 패킷에는 FCS 또는 기타 오류가 있거나 최소 IPG 길이보다 적을 수 있습니다.

     
    해결 방법

    IP 코어의 사전 16.0 버전에서는 이러한 조건을 피하기 위해 응용 프로그램을 수정해야 합니다. IP 코어 중단 문제는 지연 시간 40~100Gbps 이더넷 IP 코어 v16.0 이상에서 해결됩니다. IP 코어는 이러한 조건을 잘못된 입력으로 식별하고 오류로 플래그를 지정합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 7 제품

    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Arria® 10 GT FPGA
    인텔® Arria® 10 GX FPGA
    인텔® Arria® 10 SX SoC FPGA

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