문서 ID: 000080968 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

PCIe 코어 다운트레인 시 p_clk, core_clk_out 및 Avalon 인터페이스 폭은 어떻게 됩니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

PCI Express® 코어는 항상 원래 구성에 지정된 대로 작동합니다. core_clk_out 및 Avalon® 인터페이스 폭은 변경되지 않습니다.

예를 들어 하드 IP PCIe 코어가 Gen2x8로 구성되고 pclk=500MHz, core_clk_out=250MHz, Avalon 너비=128이 있다고 가정합니다. Gen1x1로 다운훈련된 경우 pclk=250MHz, core_clk_out=250MHz, Avalon 너비=128로 Gen1 설정에서 작동합니다.

 

해결 방법

위의 설명은 하드 IP와 소프트 IP 모두에 적용됩니다.

 

 

 

관련 제품

이 문서는 다음 항목에 적용됩니다. 5 제품

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® IV GX FPGA

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