문서 ID: 000081245 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-28

FPGA 재설정될 때 JTAG UART가 불안정해지는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

JTAG UART는 FPGA 입력에 DEV_CLRn 핀이 할당되어 (Quartus® II 소프트웨어에서) 장치 전체 재설정을 생성하고 JTAG UART가 활성화된 동안 FPGA 재설정되면 불안정해질 수 있습니다.

이 문제를 해결하려면 JTAG UART를 사용하여 설계에서 DEV_CLRn 기능을 사용하지 마십시오.  Quartus II 소프트웨어에서 장치 와이드 리셋(DEV_CLRn) 설정을 끕니다.

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