문서 ID: 000081272 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-10-29

CPL_ERR 신호가 구성 공간 레지스터에서 적절한 오류 상태 비트를 전환하지 않는 이유는 무엇입니까?

환경

    인텔® Quartus® II 구독 에디션
    PCI Express* 인텔® FPGA IP용 Avalon-MM Arria® V 하드 IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Arria® V 및 Cyclone® V 장치의 PCI Express®용 Altera® 하드 IP 문제로 인해 cpl_err 신호를 전환해도 오류 상태 레지스터에 오류가 기록되지 않습니다. 이 문제는 모든 cpl_err[*] 신호에 영향을 주지만 cpl_err_func 신호에는 영향을 미치지 않습니다.

해결 방법

애플리케이션 계층 로직은 적절한 오류 레지스터에 대한 LMI 쓰기를 수행하고 적절한 TLP를 생성하여 설명된 문제를 해결해야 합니다. PCI Express Base 3.0 사양의 표 2-29 완료 상태 필드 값을 참조하십시오.

이 문제는 향후 Quartus® II 소프트웨어 릴리스에서 수정되지 않을 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 7 제품

Cyclone® V GT FPGA
Arria® V GT FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Cyclone® V GX FPGA
Arria® V GX FPGA
Cyclone® V SE SoC FPGA

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