문서 ID: 000081957 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-03-15

1G/2.5G/5G/10G 멀티레이트 이더넷 PHY 인텔® FPGA IP 코어의 rx_digitalreset 및 tx_digitalreset 신호가 플랫폼 디자이너의 트랜시버 PHY 리셋 컨트롤러 인텔® FPGA IP 연결할 수 없는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 1G 2.5G 5G 10G 멀티레이트 이더넷 PHY 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Software의 문제로 인해 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 인텔® FPGA IP rx_digitalreset 및 tx_digitalreset 신호에 대한 잘못된 유형의 인터페이스를 가지고 있으므로 플랫폼 디자이너의 트랜시버 PHY 리셋 컨트롤러 인텔 FPGA IP 이 두 신호를 연결할 수 없습니다. rx_digitalreset 및 tx_digitalreset 신호에 대한 올바른 유형의 인터페이스는 재설정 되지 않는 도관입니다.

    해결 방법

    Platfrom Designer에서 rx_digitalreset 및 tx_digitalreset 신호를 내보내고 레지스터 전송 수준(RTL)에서 수동으로 연결합니다. 이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.1부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA
    Arria® V FPGA 및 SoC FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA

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