문서 ID: 000082674 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-09-25

10G/25G 모드에서 이더넷 인텔® FPGA IP e-tile Hard IP를 사용할 때 타이밍 분석 중에 o_clk_rec_div66 및 o_clk_pll_div66 클럭 속도가 잘못 보고되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 25G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime 소프트웨어 Pro 버전 18.0.1 이전의 문제로 인해 이더넷용 E-tile Hard IP의 출력 클럭 주파수가 10G/25G 모드에서 인텔® FPGA IP 신호 o_clk_rec_div66 및 o_clk_pll_div66 타이밍 분석에서 잘못 보고됩니다. o_clk_rec_div66 올바른 주파수는 156.25MHz이고 o_clk_pll_div66 390.625MHz입니다.

    해결 방법

    이 문제에 대한 해결 방법은 없습니다.

    이 문제는 인텔® Quartus® Prime Pro 소프트웨어 버전 18.1부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 TX FPGA

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    보증 제외

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