예, V GX, GS 및 GT 장치를 Stratix® Quartus® II 소프트웨어를 사용하여 보세 트랜시버 채널을 구현할 때 채널 배치 제한이 있습니다.
논리 레인 0은 중앙 클럭 분할기가 장착된 채널에 할당되어야 합니다. Stratix V 트랜시버 장치에서 이 채널은 트랜시버 은행 내 채널 1 또는 4이며 아래 예시에서 굵게 표시됩니다.
ATX PLL을 Tx PLL로 사용하는 경우 논리 레인 0을 다음 에 배치해야 합니다.
- 채널 1 또는 채널 4.
- 이 요구 사항은 트랜시버 은행당 가능한 보세 인터페이스 수를 2개로 제한합니다.
GXB_[Tx,Rx]_[L,R][5,11,17,23] = 논리 레인 5
GXB_[Tx,Rx]_[L,R][4,10,16,22] = 논리 레인 4
GXB_[Tx,Rx]_[L,R][3,9,15,21] = 논리 레인 3
GXB_[Tx,Rx]_[L,R][2,8,14,20] = 논리 레인 2
GXB_[Tx,Rx]_[L,R][1,7,13,19] = 논리 레인 0
GXB_[Tx,Rx]_[L,R][0,6,12,18] = 논리 레인 1
CMU PLL을 Tx PLL로 사용하는 경우 논리 채널 0을 다음 에 배치해야 합니다.
- 채널 4가 CMU로 사용되는 경우 트랜시버 채널 1
- 채널 1이 CMU로 사용되는 경우 트랜시버 채널 4
- 이 요구 사항은 트랜시버 은행당 가능한 보세 인터페이스 수를 1개로 제한합니다.
GXB_[Tx,Rx]_[L,R][5,11,17,23] = 논리 레인 1
GXB_[Tx,Rx]_[L,R][4,10,16,22] = 논리 레인 0
GXB_[Tx,Rx]_[L,R][3,9,15,21] = 논리 레인 2
GXB_[Tx,Rx]_[L,R][2,8,14,20] = 논리 레인 3
GXB_[Tx,Rx]_[L,R][1,7,13,19] = CMU로 사용
GXB_[Tx,Rx]_[L,R][0,6,12,18] = 사용하지 않음
논리적 채널 0 배치 요구 사항을 따르지 않으면 아래 표시된 것과 유사한 Quartus II 소프트웨어 오류가 발생합니다.
오류: 지역(210, 21)에서(210, 21)에 대한 I/O tx_serial_data[0]용 송신기 채널의 불법 제약: 지역에서 유효한 위치 없음
정보: 아톰 I/O 패드 tx_serial_data[0]은 사용자 위치 제약(PIN_AK4)으로 인해 PIN_AK4 위치로 제한됩니다.
오류: 본딩 클럭 라인의 라우팅을 활성화하는 I/O tx_serial_data[0]용 송신기 채널 위치를 찾을 수 없습니다.
이 제한은 Quartus II 소프트웨어의 향후 버전에서 제거될 예정입니다.
이 제한을 해결하려면 트랜시버 Megawizard™에서 본딩 모드를 PLL 피드백 보상(fb_compensation)으로 설정할 수 있습니다.
여전히 인접 채널 배치 요구 사항을 준수해야 합니다.