문서 ID: 000082821 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-09-25

'L-Tile' 전용 장치를 타겟팅할 때 낮은 지연 시간 100G 이더넷 인텔® Stratix® 10개의 FPGA IP가 'H-Tile'을 '대상 트랜시버 타일'로 표시하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Arria® 10 및 Stratix® V용 저지연 100G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    'L-Tile' 전용 장치로 작업할 때는 '대상 트랜시버 타일' 드롭다운 메뉴가 비활성화되어 'H-Tile' 기본값이 표시됩니다. 'H-Tile'은 구성 요소 설명 파일에 기본값으로 코딩됩니다.

    해결 방법

    디자이너는 L-Tile 장치를 타겟팅할 때 'H-Tile'을 '대상 트랜시버 타일'로 안전하게 무시할 수 있으며 IP는 올바른 장치 타일을 대상으로 HDL을 생성합니다. 이 문제는 향후 인텔® Quartus® Prime 소프트웨어 릴리스에서 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Stratix® 10 GX FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Stratix® 10 SX SoC FPGA

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