중요 문제
인텔® Quartus® Prime Software 버전 18.0의 문제로 인해 1588 모드 예제 설계로 지연 시간이 짧은 이더넷 10G MAC의 동적 생성 1G/2.5G/10G는 타이밍 폐쇄에 실패할 수 있습니다.
설계 스페이스 익스플로러 II를 시작하고 시드 스윕을 수행 하여 Stratix® 10개의 FPGA 타이밍 모델이 아직 엔지니어링 특성화를 보류 중인 예비 단계에 있기 때문에 최상의 적합 배치 품질을 얻을 수 있습니다.