문서 ID: 000082879 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-02-05

Quartus® II 소프트웨어 버전 13.0 SP1의 I/O 경로에 설정 시간 위반이 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 13.0 SP1의 Cyclone® V 장치에서 하드 메모리 컨트롤러(HMC) 핀을 I/O 핀으로 사용하는 I/O 경로에 설치 시간 위반이 나타날 수 있습니다. HMC 핀을 사용하는 I/O 신호는 HMCPHY_RE 라우팅 요소를 사용하여 라우팅되며 다른 핀에 비해 라우팅 지연이 훨씬 높습니다.

    이러한 라우팅 지연은 Quartus® II 소프트웨어 버전 13.0 SP1의 Cyclone® V 타이밍 모델의 일부이며 이전 타이밍 모델에는 포함되지 않았습니다.

    해결 방법

    고속 신호의 입력 핀으로 HMC DQ 핀을 사용하지 마십시오.

    고속 신호의 출력 핀으로 HMC DQ 및 명령 핀을 사용하지 마십시오.

    Cyclone V 장치 핀아웃 파일의 HMC 핀 열을 참조하여 대상 장치의 HMC 핀을 식별할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 6 제품

    Cyclone® V GT FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V GX FPGA
    Cyclone® V E FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

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    보증 제외

    1

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