중요 문제
설명
이 문제는 DDR3 제품에 영향을 미칩니다.
최종 타이밍이 아닌 모델로 인해 주소 및 명령 대 CK 클럭 관계 및 DQS와 CK 클럭 관계 비교 분기별 DDR3 설계 타겟팅에 대한 타이밍 모델 검사에 실패할 수 있습니다. Arria V 장치. 결과 설계가 견고하지 않음을 입증할 수 있습니다. 하드웨어에 있습니다.
해결 방법
견고하지 않은 디자인에 대한 해결 방법 하드웨어는 SDC에 다음 타이밍 제약 조건을 추가하는 것입니다. 파일:
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -setup 0.400
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -hold -0.400
추가 타이밍 제약으로 설계가 더욱 견고해지게 됩니다. 더 넓은 범위의 피터 시드에 걸쳐; 그러나 타이밍 분석은 여전히 CK 클럭과 DQS 대비 주소 및 명령을 보고합니다. CK 클럭 관계 실패. 추가 타이밍 제약 조건 모든 피터 시드에 효과적이지 않습니다.
이 문제는 향후 릴리스에서 해결될 것입니다.