문서 ID: 000083090 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-05-10

KR4가 활성화될 때 지연 시간이 짧은 40G 이더넷 인텔® FPGA IP 코어에서 대기 시간 위반이 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Arria® 10 및 Stratix® V용 저지연 40G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Stratix® 10 FPGA 낮은 지연 시간 40G 이더넷 인텔® FPGA IP 코어에 문제가 있어 KR4 기능이 활성화될 때 약간의 보류 시간 위반이 발생할 수 있습니다.

    해결 방법

    이 타이밍 문제에 대한 가능한 임시 작업은 더 나은 타이밍 결과를 찾을 수 있도록 시드 스윕을 실행하는 것입니다.

    이 문제는 인텔® Quartus® Prime Software의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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