문서 ID: 000083199 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-10-12

프레임 길이가 0x10000보다 크거나 같을 때 인텔® Stratix® 10개의 지연 시간 40Gbps 이더넷 IP 코어가 대형 패킷을 감지하고 플래그를 지정하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Arria® 10 및 Stratix® V용 저지연 40G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    코드 제한으로 인해 프레임 길이가 0x10000h 바이트보다 크거나 같을 때 인텔® Stratix® 10 저속 지연 시간 40Gbps 이더넷 IP 코어의 프레임 길이 카운터가 오버플로됩니다. 인텔® Stratix® 10 저속 지연 시간 40Gbps 이더넷 IP는 패킷 길이가 MAX_TX_SIZE_CONFIG/MAX_RX_SIZE_CONFIG 레지스터에 정의된 길이보다 크다는 것을 감지하지 못하며, 그 결과 오버사이즈 프레임 카운터 레지스터가 오버사이즈 프레임 수신을 나타내기 위해 증가되지 않습니다.

    해결 방법

    이 문제를 해결하려면 프레임 길이가 0x10000h 바이트 미만인 것을 사용하십시오.

    이 문제는 인텔® Quartus® Prime 소프트웨어 버전 18.1에서 시작해서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.