문서 ID: 000083319 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-02-09

고급 SEU 감지 및 결함 주입 IP

환경

  • 인텔® Quartus® Prime Pro Edition
  • Advanced SEU Detection 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Software에 문제가 있어 제한 없이 클럭에 대한 타이밍 분석기 경고가 표시될 수 있습니다.

    SEU IP(고급 SEU 감지 및 결함 주입 IP)를 올바르게 작동하려면 타이밍 제약이 필요합니다. 사용자는 Synopsys* Design Constraint(.sdc) 파일에 이러한 제약 조건을 제공해야 합니다.

     

     

    해결 방법

    이 문제를 해결하려면 기존 SDC 제약조건 파일에 직접 추가하거나 별도의 파일(예: "seu_constraints.sdc")에 넣어 이러한 제약 조건을 추가하십시오.

     

    SEU IP에 대한 # 제약 조건

    create_clock -name intosc -period 10.000 [get_nets {*|alt_fault_injection_component|alt_fi_inst|intosc}]

    create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_nets {*|alt_fi_inst|intosc}] [get_keepers {*altera_emr_unloader:emr_unloader_component|current_state. STATE_CLOCKHIGH}]

    create_generated_clock -name asd_current_state_MISS -source [get_nets {*|alt_fi_inst|intosc}] [get_keepers {*|asd_cache:asd_cache_inst|current_state. STATE_MISS}]

    create_generated_clock -name asd_cpuread_oneshot -source [get_nets {*|alt_fi_inst|intosc}] [get_keepers {*|asd_cache:asd_cache_inst|asd_ext_oneshot:cpuread_oneshot|last}]

     

    set_clock_groups -exclusive-group [get_clocks {emr_unloader_STATE_CLOCKHIGH}]

    set_clock_groups -exclusive-group [get_clocks {asd_current_state_MISS}]

    set_clock_groups -exclusive-group [get_clocks {asd_cpuread_oneshot}]

     

     

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Cyclone® 10 FPGA
    Arria® V FPGA 및 SoC FPGA
    Stratix® V FPGA

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