문서 ID: 000083449 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-08-29

Stratix V, Arria V 또는 Cyclone V 장치에서 비 DPA ALTLVDS_RX 인터페이스의 입력 클럭 소스로 GCLK(Global Clock)를 사용할 수 있습니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    아니요, 전역 클럭(GCLK)은 Stratix 비DPA ALTLVDS_RX 인터페이스의 입력 클럭 소스로 사용할 수 없습니다.® V, Arria® V 또는 Cyclone® V 장치. 그러나 Quartus에서 알려진 문제로 인해® II 소프트웨어 버전 13.0이 구현될 경우 오류 또는 경고 메시지가 생성되지 않습니다.

     

     

    해결 방법 이 문제는 Quartus II 소프트웨어 버전 13.0 SP1에서 해결되었습니다. GCLK(Global Clock)가 비DPA ALTLVDS_RX 인터페이스의 입력 클럭 소스로 사용되는 경우 유효한 오류 메시지가 생성됩니다.

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