문서 ID: 000083540 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

PLL이 Stratix 또는 Stratix GX 장치에서 PLL 재구성을 수행하는 동안 또는 그 후에 잠금이 손실되는 이유는 무엇입니까?

환경

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 PLL 재구성 중 또는 이후에 PLL이 잠금을 잃고 있음을 알면 재구성 과정에서 M,N 카운터 설정이 변경되었을 수 있습니다. 사용자 모드에서 M,N 카운터 또는 지연 엘리먼트 설정을 변경하면 PLL이 잠금을 잃게 됩니다. 다음은 예입니다.

    입력 클럭 주파수 = 350MHz 및 출력 클럭 주파수 = 350MHz라고 가정하십시오.

    따라서 Quartus II 소프트웨어는 M=1, N=1 및 K=1을 선택하여 위의 주파수 조합을 얻을 수 있습니다.

    즉, 출력 클럭 주파수를 700MHz로 변경하여 PLL 카운터를 M=2,N=1 및 K=1로 변경하여 700MHz의 출력 클럭 주파수를 얻습니다. M 카운터 값을 변경하여 원하는 출력 주파수를 확보하고 M 카운터가 피드백 루프의 일부이기 때문에 PLL은 잠금을 잃게 됩니다.

    또한 디자이너는 Quartus II 컴파일 보고서 - PLL 요약 섹션을 참조하여 Quartus II 소프트웨어가 M,N에 대해 선택한 값을 정확하게 확인하여 PLL 재구성 중에 이러한 설정이 실수로 변경되지 않도록 할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® FPGA

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