문서 ID: 000084080 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-11-19

HardCopy 장치에서 구현할 때 UniPHY를 사용하는 DDR3 SDRAM 컨트롤러의 "보고서 DDR" 타이밍 보고서에서 코어 경로에 시간 위반이 발생하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 HardCopy® 개정에서만 UniPHY를 사용하는 DDR3 SDRAM 컨트롤러의 보고서 DDR 타이밍 보고서에서 코어 경로에서 시간 위반이 발생할 수 있습니다. 이 위반은 (PLL의 클럭 출력c0)이 전역 클럭 네트워크에 배치되지 않을 때 pll_afi_clk 발생할 수 있습니다. 전역 클럭과 지역 시계는 HardCopy IV 장치 제품군에서 Stratix® IV 장치 제품군에 비해 더 큰 왜곡을 가지고 있습니다.
    해결 방법 보류 타이밍 위반을 방지하려면 전역 클럭 네트워크에 배치 pll_afi_clk 하십시오.

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