문서 ID: 000084245 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-02-19

HPS DDR3 컨트롤러가 보정에 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • UniPHY 인텔® FPGA IP 탑재 DDR3 SDRAM 컨트롤러
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 13.0 또는 13.0sp1로 생성된 HPS DDR3 컨트롤러는 교정 실패를 경험할 수 있으며 디버그 출력 텍스트 파일에 다음 디버그 메시지를 생성할 수 있습니다.

    test_load_patterns(0,전체) => (85 == 255) => 0

    읽기 보장 테스트 실패

    Seq. C: 보정 실패

    Seq. C: 오차 단계 : 1

    Seq. C: 오류 하위 단계: 1

    Seq. C: 오류 그룹: 0

    HPS Vref 핀이 높은 전류를 소비하여 Vref 전압이 떨어지고 DDR3 보정이 실패하는 알려진 문제가 있습니다.

    해결 방법

    Quartus® II 13.0SP1 릴리스 DP5 패치를 설치합니다. 아래의 관련 솔루션 링크를 참조하십시오.

    동일한 수정 사항을 Quartus® II 13.0SP1 릴리스에 대한 별도의 패치(1.34)로도 사용할 수 있습니다. 사용자가 DP5 패치를 설치하는 것이 좋지만 HPS Vref 문제에 대해서만 별도의 패치가 필요한 경우 Altera 문의하십시오.

    이 문제는 Quartus® II 소프트웨어 13.1 릴리스에서 해결되었습니다.

    관련 자료

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 19 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Stratix® IV GX FPGA
    Stratix® III FPGA
    Stratix® IV GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Stratix® IV E FPGA
    Cyclone® V SE SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.