설명
Verilog 설계 내에서 VHDL 모듈을 인스턴스화하려면 두 파일이 동일한 디렉토리에 있는지, 컴파일을 위해 프로젝트에 추가되었는지 확인합니다. 다음으로, Verilog 파일의 이름으로 낮은 수준의 VHDL 디자인을 인스턴스화하기만 하면됩니다.
다음은 bottom_vhdl.vhd라는 낮은 수준의 VHDL 파일을 인스턴스화하는 top_ver.v라는 최상위 Verilog 파일의 예입니다.
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module top_ver (p, q, out);
input q, p;
output out;
bottom_vhdl u1 (.a(q), .b(p), .c(out));
endmodule
VHDL file (bottom_vhdl.vhd)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY bottom_vhdl IS
PORT (a, b : IN std_logic;
c : OUT std_logic);
END bottom_vhdl;
ARCHITECTURE a OF bottom_vhdl IS
BEGIN
Process (a, b)
BEGIN
c
Quartus II 소프트웨어에서 직접 합성을 통해 지원됩니다. 이 경우 다른 EDA 도구에서 지원됩니다. 자세한 내용은 도구 공급업체에 문의하십시오.