문서 ID: 000084323 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-03-04

내 altera_pll 출력 클럭이 시뮬레이션에서 예상 출력 주파수의 두 배인 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 12.0 이상에서 문제가 발생하여 Altera PLL 메가 기능 인스턴스는 시뮬레이션 시 예상 주파수의 두 배로 PLL 출력 클럭을 생성할 수 있습니다.

    참고: 시뮬레이션 전용 문제입니다.

     

    해결 방법

    이 문제를 해결하려면 아래 단계를 따르십시오.

    1. 생성된 시뮬레이션 모델을 텍스트 편집기 _sim/.
    2. 텍스트 검색pll_vco_div
    3. pll_vco_div 매개변수를 업데이트합니다2 (잘못 설정1되었을 수 있음)

    예를 들어:

    • Verilog: _sim/.vo

    전에:

    _altera_pll_altera_pll_.pll_vco_div = 1,

    후:

    _altera_pll_altera_pll_.pll_vco_div = 2,

    • VHDL: _sim/.vho

    전에:

    pll_vco_div => 1,

    후:

    pll_vco_div => 2,

    이 문제는 Quartus II 소프트웨어 버전 12.1부터 시작됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 14 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

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    1

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