문서 ID: 000084734 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-06-30

Stratix® V GX 생산 실리콘 장치에서 BER를 증가시킬 수 있는 트랜시버 Tx 신호 무결성에 대한 알려진 문제가 있습니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • 병렬 인터페이스용 PHY Lite 인텔® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    예, Quartus® II 소프트웨어 버전 12.0, 12.0SP1 및 12.0SP2의 버그로 인해 Stratix® V GX 생산 장치의 트랜시버 Tx 핀에 주기적인 결함이 나타날 수 있습니다.

    결함으로 인해 Tx 지터가 약간 증가하여 비트 오류율(BER)이 약간 더 높아질 수 있습니다.

    해결 방법

    이 문제를 해결하려면 아래의 적절한 패치를 설치하십시오.

    Quartus® II 소프트웨어 버전 12.0 dp2용 패치

    Quartus® II 소프트웨어 버전 12.0 dp3용 패치

    Quartus® II 소프트웨어 버전 12.0 SP1용 패치

    Quartus® II 소프트웨어 버전 12.0 SP2용 패치

    패치를 설치한 후 트랜시버 PHY 및/또는 QSYS 시스템을 재생성하고 프로젝트를 다시 컴파일하십시오.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Stratix® V GX FPGA
    Stratix® V FPGA

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